隨著器件工作頻率越來越高，高速PCB設計所面臨的信號完整性等問題成為傳統(tǒng)設計的一個瓶頸，工程師在設計出完整的解決方案上面臨越來越大的挑戰(zhàn)。盡管有關的高速仿真工具和互連工具可以幫助設計設計師解決部分難題，但高速PCB設計中也更需要經驗的不斷積累及業(yè)界間的深入交流。
下面列舉的是其中一些廣受關注的問題。
布線拓樸對信號完整性的影響
當信號在高速PCB板上沿傳輸線傳輸時可能會產生信號完整性問題。意法半導體的網友tongyang問：對于一組總線(地址，數據，命令)驅動多達4、5個設備(FLASH、SDRAM等)的情況，在PCB布線時，是總線依次到達各設備，如先連到SDRAM，再到FLASH……還是總線呈星型分布，即從某處分離，分別連到各設備。這兩種方式在信號完整性上，哪種較好?
對此，李寶龍指出，布線拓撲對信號完整性的影響，主要反映在各個節(jié)點上信號到達時刻不一致，反射信號同樣到達某節(jié)點的時刻不一致，所以造成信號質量惡化。一般來講，星型拓撲結構，可以通過控制同樣長的幾個分支，使信號傳輸和反射時延一致，達到比較好的信號質量。在使用拓撲之間，要考慮到信號拓撲節(jié)點情況、實際工作原理和布線難度。不同的Buffer，對于信號的反射影響也不一致，所以星型拓撲并不能很好解決上述數據地址總線連接到FLASH和SDRAM的時延，進而無法確保信號的質量;另一方面，高速的信號一般在DSP和SDRAM之間通信，FLASH加載時的速率并不高，所以在高速仿真時只要確保實際高速信號有效工作的節(jié)點處的波形，而無需關注FLASH處波形;星型拓撲比較菊花鏈等拓撲來講，布線難度較大，尤其大量數據地址信號都采用星型拓撲時。
焊盤對高速信號的影響
在PCB中，從設計的角度來看一個過孔主要由兩部分組成：中間的鉆孔和鉆孔周圍的焊盤。有名為fulonm的工程師請教嘉賓焊盤對高速信號有何影響，對此，李寶龍表示：焊盤對高速信號有影響，其影響類似器件的封裝對器件的影響。詳細的分析，信號從IC內出來以后，經過邦定線、管腳、封裝外殼、焊盤、焊錫到達傳輸線，這個過程中的所有關節(jié)都會影響信號的質量。但實際分析時，很難給出焊盤、焊錫加上管腳的具體參數。所以一般就用IBIS模型中的封裝的參數將他們都概括了，當然這樣的分析在較低的頻率上可以接收，但對于更高頻率信號更高精度仿真就不夠精確?，F在的一個趨勢是用IBIS的V-I、V-T曲線描述Buffer特性，用SPICE模型描述封裝參數。
如何抑制電磁干擾
PCB是產生電磁干擾(EMI)的源頭，所以PCB設計直接關系到電子產品的電磁兼容性(EMC)。如果在高速電路板打樣中對EMC/EMI予以重視，將有助縮短產品研發(fā)周期加快產品上市時間。因此，不少工程師在此次論壇中非常關注抑制電磁干擾的問題。例如，無錫祥生醫(yī)學影像有限責任公司的舒劍表示，在EMC測試中發(fā)現時鐘信號的諧波超標十分嚴重，請問是不是要對使用到時鐘信號的IC的電源引腳做特殊處理，目前只是在電源引腳上連接去耦電容。在PCB設計中還有需要注意哪些方面以抑止電磁輻射呢?對此，李寶龍指出，EMC的三要素為輻射源，傳播途徑和受害體。傳播途徑分為空間輻射傳播和電纜傳導。所以要抑制諧波，首先看看它傳播的途徑。電源去耦是解決傳導方式傳播，此外，必要的匹配和屏蔽也是需要的。
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