一：sdram布線技巧

　　1、不管在外面還是在內(nèi)部都可以，內(nèi)外走線都是需要打孔的。只要表層信號緊臨地平面就不用怕干擾，但要注意外表面空氣介電常數(shù)不如隔絕空氣的內(nèi)部穩(wěn)定，在一些濕度，溫差大的地方的設(shè)備最好走內(nèi)部，外部走地層，不過這樣成本高。

　　2、目的是滿足建立保持時間，同頻同相，采樣正確。SDram是公共時鐘模式，只關(guān)心建立時間，不關(guān)心保持時間。這些時間和各段飛行時間，經(jīng)過個門電路延時，clock skew，jitter，cycle等有關(guān)，需要按照公式精確計算。算出各種參數(shù)后下規(guī)則，讓EDA軟件輔助設(shè)計。選出最長的一根線，不需要計算什么，只要與之等長即可。有些軟件能自己算，有些只能自己一段段計算，可以編程讓EXCEL表格對某種格式的報告文件自動求和，也算半自動了。應(yīng)該不是很準(zhǔn)。

　　二：布線規(guī)則

　　對于很多不知所措，找不到切入點的新人，我要告訴大家，其實高速硬件設(shè)計的主要任務(wù)就是與干擾做斗爭，內(nèi)存布線也不例外?？梢赃@樣考慮：內(nèi)存是做什么用的呢？是用來存儲數(shù)據(jù)的，寫入1讀出1，寫入0讀出0，即保證數(shù)據(jù)訪問正確。那么，在什么情況會導(dǎo)致數(shù)據(jù)訪問錯誤呢？

   1、判決錯誤，0判成1，1判成0?？赡軈⒖茧娖讲粶?zhǔn)(為什么不準(zhǔn)？信號線內(nèi)阻造成的壓降)，也可能是加性干擾，或者阻抗不匹配引起信號畸變。

   2、時序錯誤，不滿足建立/保持時間，或者采樣點相位錯誤，不在有效信號位置上。觸發(fā)器需要維持一段時間的能量供給才能正常工作，這個時間就是建立/保持時間。

   3.那么只要解決好這兩個問題，保證內(nèi)存正確訪問，你的內(nèi)存電路就設(shè)計成功了。

   4.有了這個指導(dǎo)思想，內(nèi)存布線就可以按部就班地完成。不過，不同的RAM類型，雖然目標(biāo)都是避免判決和時序錯誤，但實現(xiàn)方法因工作模式不同而有較大差異。

   5.高速系統(tǒng)一般采用低壓信號，電壓低，擺幅小，容易提高速度，降低功耗，但這給布線帶來了困難，因為低壓信號功率受信號線內(nèi)阻影響大，是電壓平方關(guān)系，所以要盡量減少內(nèi)阻，比如使用電平面，多打孔，縮短走線距離，高壓傳輸在終點用電阻分壓出較低電壓的信號等。SDRAM、DDR-I、DDR-II、DDR-III信號電壓一個比一個低，越來越不容易做穩(wěn)定。電源供給也要注意，如果能量供給不足，內(nèi)存不會穩(wěn)定工作。

　　下面先介紹一下時鐘同步電路的類型，然后分析具體芯片的類型。源同步就是指時鐘選通信號clk伴隨發(fā)送數(shù)據(jù)一起由驅(qū)動芯片發(fā)送。公共時鐘同步是指在數(shù)據(jù)的傳輸過程中，總線上的驅(qū)動端和接收端共享同一個時鐘源，在同一個時鐘緩沖器(clock buffer)發(fā)出同相時鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。

   公共時鐘同步，將同一個時鐘信號用時鐘分配器分成2路，一路接發(fā)送器，一路接接收器。在時鐘上升沿發(fā)送數(shù)據(jù)，在下一個周期的上升沿采樣接收。速率在200-300MHZ以下。源同步是時鐘和數(shù)據(jù)一起發(fā)送，時鐘稍稍滯后發(fā)送，傳輸速率主要由數(shù)據(jù)和時鐘信號間的時差決定。因此速率快。公共時鐘同步電路走線長度有最大值len <=，源同步電路走線長度有最小值<= len

    經(jīng)?？吹健暗乳L布線”，其實，等長不是目的，真正的目的是滿足建立保持時間，同頻同相，采樣正確。等長只不過可以最簡單地實現(xiàn)這個目的罷了。要定量分析線長，必須按照時鐘模型公式計算。時鐘同步電路的類型在后面有簡單介紹，這里只要知道SDRAM是公共時鐘同步，DDR是源同步就可以了。

   SDRAM是公共時鐘同步模式，只關(guān)心建立時間，不關(guān)心保持時間。這些時間和各段飛行時間，經(jīng)過各個門電路延時，clock skew，jitter，cycle等有關(guān)，需要按照公式精確計算。算出各種參數(shù)后下規(guī)則，讓EDA軟件輔助設(shè)計。選出最長的一根線，不需要計算什么，只要與之等長即可。有些軟件能自己算，有些只能自己一段段計算，可以編程讓EXCEL表格對某種格式的報告文件自動求和，也算半自動化了。

   DDR的所有信號都要加匹配，不論多復(fù)雜，為了穩(wěn)定性。始端匹配串接一個22/33歐電阻即可，終端匹配分為AC匹配和DC匹配，阻容可以對噪點抑制，戴維寧電路可以提供高壓輸電，使參考電平更準(zhǔn)確，雖然直流功耗大，但比單個50歐功耗小。??? CPU和DDR都是高速器件，DDR熱量高，應(yīng)遠離。而且DDR是源同步時鐘模式，對保持時間有要求，不是線越短越好，有最小距離要求。保證時鐘穩(wěn)定，同頻同相，冗余大即可。

    有時，信號線有交叉的情況，此時，可以在PCB里調(diào)線，再反標(biāo)回去，因為RAM的各個數(shù)據(jù)線不需要一一對應(yīng)，只要有地方存儲bit就可以了。注意：刷新線A10不能調(diào)，需要讀取RAM ID時也不能調(diào)整。

    評價設(shè)計的好壞要看Margin(冗余)，setup time margin和hold time margin，SDRAM/DDR工作沒問題并不意味著margin小，也許在實驗室可以正常工作，可一到現(xiàn)場就死機。頻率漂移，時鐘抖動，相差，介電常數(shù)變化等都會導(dǎo)致采樣錯誤/不滿足建立保持時間，而margin大就可以盡量抵抗這些干擾，在一個惡劣的環(huán)境里仍然保持穩(wěn)定。

　　2410使用64M字節(jié)的SDRAM擴展數(shù)據(jù)存儲區(qū)，由兩片K4S561632組成工作在32位模式下，最高頻率可達100M以上，對于SDRAM的數(shù)據(jù)線、時鐘線、片選及其它控制信號需要進行線長匹配，由此提出以下布線要求：

　　1． SDRAM時鐘信號：時鐘信號頻率較高，為避免傳輸線效應(yīng)，按照工作頻率達到或超過75MHz時布線長度應(yīng)在1000mil以內(nèi)的原則及為避免與相鄰信號產(chǎn)生串?dāng)_，走線長度不超過1000mil，線寬10mil，內(nèi)部間距5mil，外部間距30mil，要求差分布線，精確匹配差分對走線，誤差允許在20mil以內(nèi)。

　　2． SDRAM數(shù)據(jù)線：線寬5mil，內(nèi)部間距5mil，外部間距8mil，盡量在同一層布線，數(shù)據(jù)線與時鐘線的線長差控制在50mil內(nèi)。??

　　3．在重要的控制信號線上一搬串聯(lián)33的電阻，消除干擾。

　　4． 片選、地址及其它控制信號：線寬5mil，內(nèi)部間距10mil，外部間距12mil，盡可能的走成菊花鏈拓補，可有效控制高次諧波干擾，可比時鐘線長，但絕對不能比時鐘線短。